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FPGA调试过程与特殊管脚

2019年10月12日 文章来源:网络整理 热度:69℃ 作者:刘英

之前调试一块FPGA板卡,上电后总是无法正常工作。 

现象:nSTATUS指示灯不停的闪烁,测试用的LED(FPGA的GPIO)无法点亮,即FPGA没有进入正常工作状态。

FPGA调试过程与特殊管脚

调试过程

1、FPGA在上电后,会立刻将nSTATUS配置状态管脚置成低电平,并在上电复位(POR)完成之后释放它,将它置为高电平。作为配置状态输出管脚,在配置过程中如果有任何一个错误发生了,则nSTATUS脚会被置低。

nSTATUS不停的闪烁(低电平点亮),说明FPGA没有配置成功。

2、为进一步确定原因,测量FPGA的CONF_DONE引脚。上电后,发现CONF_DONE引脚始终为低。正常情况下,在配置过程中该引脚会被置为低电平,一旦配置数据正确的接收完成,FPGA则进入初始化周期和用户模式,并将CONF_DONE释放,其变为高电平。因此,进一步确定了FPGA没有配置成功。

3、测量FPGA相关配置引脚阻抗,发现CONF_DONE引脚对地阻抗为600欧左右,对VCC_3.3V阻抗为1.26k欧左右;正常时对地和对VCC_3.3V阻抗约为9.88k欧和10.85k欧。去掉上拉电阻(10k)后再次测量,对地和对3.3V阻抗为634欧和1.74k欧,正常应都为5.75M欧左右。

4、因此,确定FPGA内部配置电路已损坏。哎,可惜了FPGA芯片啊。

附:FPGA之特殊管脚

1. I/O, ASDO

在AS 模式下是专用输出脚,在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下,这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻,一直有效,配置完成后,该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚(第5 脚)。

2. I/O, nCSO

在AS 模式下是专用输出脚,在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下,这个脚是CII 用来给外面的串行配置芯片发送的使能脚。在AS 模式下,ASDO 有一个内部的上拉电阻,一直有效。这个脚是低电平有效的。直接接到配置芯片的/CS 脚(第1 脚)。

3. I/O, CRC_ERROR

当错误检测CRC 电路被选用时,这个脚就被作为CRC_ERROR 脚,如果不用默认就用来做I/O。但要注意,这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR 时,高电平输出则表示出现了CRC 校验错误(在配置SRAM 各个比特时出现了错误)。CRC 电路的支持可以在setting 中加上。这个脚一般与nCONFIG 脚配合起来用。即如果配置过程出错,重新配置.

4. I/O, CLKUSR

当在软件中打开Enable User-supplled start-up clock(CLKUSR)选项后,这个脚就只可以作为用户提供的初始化时钟输入脚。在所有配置数据都已经被接收后,CONF_DONE 脚会变成高电平,CII 器件还需要299 个时钟周期来初始化寄存器,I/O 等等状态,FPGA 有两种方式,一种是用内部的晶振(10MHz),另一种就是从CLKUSR 接进来的时钟(最大不能超过100MHz)。有这个功能,可以延缓FPGA 开始工作的时间,可以在需要和其它器件进行同步的特殊应用中用到。

5. I/O, VREF

用来给某些差分标准提供一个参考电平。没有用到的话,可以当成I/O 来用。

6. DATA0

专用输入脚。在AS 模式下,配置的过程是:Cyclone将nCSO 置低电平,配置芯片被使能。Cyclone然后通过DCLK 和ASDO 配合操作,发送操作的命令,以及读的地址给配置芯片。配置芯片然后通过DATA 脚给Cyclone发送数据。DATA 脚就接到Cyclone的DATA0 脚上。Cyclone接收完所有的配置数据后,就会释放CONF_DONE 脚(即不强制使CONF_DONE 脚为低电平),CONF_DONE 脚是漏极开路(Open-Drain)的。这时候,因为CONF_DONE 在外部会接一个10K 的电阻,所以它会变成高电平。同时,Cyclone就停止DCLK 信号。在CONF_DONE 变成高电平以后(这时它又相当于变成一个输入脚),初始化的过程就开始了。所以,CONF_DONE 这个脚外面一定要接一个10K 的电阻,以保证初始化过程可以正确开始。 DATA0,DCLK,NCSO,ASDO 脚上都有微弱的上拉电阻,且一直有效。在配置完成后,这些脚都会变成输入三态,并被内部微弱的上拉电阻将电平置为高电平。在AS 模式下,DATA0就接到配置芯片的DATA(第2 脚)。

7. DCLK

PS 模式下是输入,AS 模式下是输出。在PS 模式下,DCLK 是一个时钟输入脚,是外部器件将配置数据传送给FPGA 的时钟。数据是在DCLK 的上升沿把数据,在AS 模式下,DCLK脚是一个时钟输出脚,就是提供一个配置时钟。直接接到配置芯片的DCLK 脚上去(第6脚)。无论是哪种配置模式,配置完成后,这个脚都会变成三态。如果外接的是配置器件,配置器件会置DCLK 脚为低电平。如果使用的是主控芯片,可以将DCLK 置高也可以将DCLK 置低。配置完成后,触发这个脚并不会影响已配置完的FPGA。这个脚带了输入Buffer,支持施密特触发器的磁滞功能。

8. nCE

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